Вариант практической реализации тестера – объект моделирования

Как показано на рис. 2.3, для тестирования цепей передачи синхросигналов RxC  и  данных  RхD  канала связи между устройствами  DTE  и  DCE  использованы генератор и анализатор псевдослучайных последовательностей битов. По существу, генератор и анализатор представляют собой рассмотренные ранее скремблер и дескремблер, причем скремблируется сигнал “Постоянный нуль”, т. е. последовательность нулевых битов
(SD = 0, см. рис. 2.2). В отсутствие ошибок передачи сигналов  RxC  и  RxD  сигнал на выходе триггера  TT  также должен быть нулевым.
Для имитации помех в канале связи использованы генераторы  G2  и  G3. Генератор  G2  в определенном такте (тактах) формирует сигнал лог. 1. Этот сигнал воздействует на логический элемент Исключающее ИЛИ, в результате элемент временно переводится в режим инвертирования передаваемого через него бита (битов) данных. Таким образом, вместо истинного нулевого бита передается ложный единичный или наоборот. Для имитации канала связи без помех в линии передачи данных на выходе генератора  G2  должен постоянно присутствовать сигнал лог. 0.
Аналогично имитируется сигнал помехи, действующей на линию передачи синхросигнала. В отсутствие помех на выходе генератора  G3  постоянно присутствует сигнал лог. 0. Появление в некотором такте на выходе генератора  G3  сигнала лог. 1 приводит к временному искажению синхросетки передаваемых данных, так как при этом  теряется один синхроимпульс.

Рис. 2.3.Система контроля передачи данных и синхросигнала между устройствами типа  DCE  и  DTE

В отсутствие ошибок под управлением сигнала  RxC  с генератора  G1  в линию данных  RxD  из регистра  А  поступает псевдослучайная последовательность битов (см. рис. 2.4). Положительные фронты сигнала  RxC  задают границы битовых интервалов сигнала  RxD. Положительные фронты инвертированного сигнала  RxC  задают смещенную на половину такта синхросетку приема данных в регистр  В и в  D-триггер ТТ. Такты работы генератора псевдослучайной последовательности битов обозначены символами  Т1 с соответствующими индексами в скобках (например  Т1(L + 4)).  Аналогично такты работы анализатора обозначены символами  Т2.

В тактах  T1(J) … T1(J + 3)  состояние  регистра  А  изменяется в такой последовательности:  S(J),  S(J + 1),  S(J + 2),  S(J + 3).  Соответствующие биты выходных данных:  D(J),  D(J + 1),  D(J + 2),  D(J + 3).  Как отмечалось при описании системы “скремблер – дескремблер”, в установившемся режиме при отсутствии ошибок содержимое передающего и приемного регистров (в данном случае, регистров  А  и  В)  одинаково. Поэтому, как показано на временных диаграммах, коды в регистре  В совпадают с кодами в регистре  А с учетом взаимного смещения синхросеток на половину такта.

Интересно отметить, что код в приемном регистре (В) формируется на половину такта раньше, чем тот же код в передающем регистре (А)! Такое поведение анализатора можно рассматривать как предсказание очередного правильного бита  (0 или 1)  в ожидании его поступления по линии  RxD. Как следует из временных диаграмм, в отсутствие ошибок предсказания полностью оправдываются. Это проявляется в том, что сигнал  Z  на входе данных  D-триггера принимает устойчивое нулевое значение в моменты записи, поэтому триггер остается в состоянии лог. 0.

Предположим, что в такте  Т1(J + 4)  в результате воздействия на линию RxD  импульса помехи передаваемый бит исказился: вместо истинного лог. 0  передается ложная лог. 1 или наоборот. В этой ситуации во второй половине такта  Т2(J + 4)  обнаруживается несоответствие предсказанного и фактически принятого битов (сигнал  Z  принимает стабильное значение, равное лог. 1). Поэтому в следующем такте  Т2(J + 5)  триггер переходит в состояние лог. 1. Таким образом, первое проявление ошибки зафиксировано с задержкой в половину такта после ее возникновения в линии.

Начиная с такта  Т1(J + 5)  по линии  RxD  вновь передаются правильные биты. Сравнение предсказанных и фактически принятых битов вновь дают положительные результаты, но ранее принятый в регистр  В  ошибочный бит начинает продвижение к разряду  N. Код в регистре  В  искажен (что отражено на диаграмме символами “ERR”), но искажения пока внешне не проявляются.
В такте  Т2(К + 2)  ошибочный бит попадает в разряд  N.  Вследствие этого происходит неправильное предсказание ожидаемого бита, т. е. во второй половине такта предсказанный бит  Y  противоположен правильному биту  D(K + 2),  полученному по линии  RxD.  Поэтому триггер повторно регистрирует ошибку. После этого ошибочный бит продолжает продвижение по регистру  В  в направлении разряда  М. В такте  T2(L + 1)  ошибочный бит достигает разряда  М. Неправильное предсказание повторяется, триггер в третий раз регистрирует ошибку. После этого ошибочный бит выталкивается из сдвигового регистра  В  и, следовательно, более не влияет на работу системы контроля. Таким образом, одиночная ошибка в линии приводит к формированию пачки из трех импульсов на выходе триггера.